鸿岳资本配资 3D DRAM，蓄势待发

（原标题：3D DRAM鸿岳资本配资，蓄势待发）

如果您希望可以时常见面，欢迎标星收藏哦~

去年年末的HBM被禁，像一记重锤，砸在了国内半导体产业之上，引发了一场不小的震荡。

去年12月，美国商务部工业和安全局（BIS）正式修订《出口管理条例》（EAR），对HBM及一系列半导体制造设备、软件工具施加更为严苛的出口管制，并将140家中国实体新增至出口管制清单。尤其是针对“memory bandwidth density”超过2GB/s/mm2的HBM产品，几乎覆盖了当前所有量产型号，直接切断了中国企业在先进存储领域的重要供应链。

当时许多人认为，这一限制措施会使国内半导体行业面临巨大的压力，尤其是对HBM需求较大的AI行业，在不能获得HBM的情况下，势必会与海外拉开更大的差距。

也正是在重重枷锁束缚之下，国内存储厂商开始寻找HBM之外的高带宽存储机会。

3D DRAM，异军突起

事实上，AI应用并非完全离不开HBM，截至目前，许多英伟达和AMD的GPU仍然使用的是GDDR内存，它们也能实现800-960GB/秒的内存带宽，尽管远不如HBM 3E的速率，但对于较小规模推理的大语言模型来说，这样的带宽已经足够了。

而如果GDDR不够用，SRAM和系统规模扩展也已经被证明是HBM的有效替代方案，Cerebras和Groq等公司就展示了这一点，它们通过为每颗芯片分配大量SRAM，并利用高速互连或晶圆级封装将芯片连接在一起，从而实现了极高的AI推理吞吐速度，甚至超过了一些使用独立HBM内存的系统。

而在国内，3D DRAM成为了一部分存储厂商的关注焦点。

3D DRAM并非是近期才兴起的概念，事实上，DRAM的进步一直依赖于缩放工艺，在每一代（制程）发展中不断缩小整体面积，而为了在单位面积上构建更多存储量，DRAM势必会跟随NAND向三维方向演进，走向3D，意味着在单位微米平方存储位数的增加同时，也实现了生产成本的下降。

而对于3D DRAM本身这一概念，也有两种截然不同的做法，其中一种就是如今最为火热的HBM，不过，HBM是堆叠芯片（stacked-die）存储器，并非是像3D NAND那样的单片3D芯片，其介于2D和3D之间，也有人将它划分进了2.5D的范畴。

至于真正的单片3D芯片，为了提高存储密度，需要减少单层DRAM芯片的单元面积，但垂直电容器导致层非常厚，堆叠困难，部分方案尝试将电容器水平放置，也有的方案彻底取消电容器，尽管距离商用还有相当距离，但不同厂商已经开始了自己的探索。

在了解DRAM由2D转变为3D结构前，让我们先回顾一下DRAM的基本作用。DRAM作为存储器的一种，主要负责在CPU或GPU进行计算处理时，临时存储信息（数据）。它可以被比喻为只在工作时使用的简易工作台。DRAM的性能取决于处理器能以多快的速度访问这张工作台，以及工作台上的工具（即数据单元）排列得有多紧凑。

这里所说的“工作工具”，指的是存储数据的基本单位——存储单元（Cell）。单元面积越小，就能在有限的空间内集成更多的单元，同时电信号传输的距离也更短，因此能实现更好的低功耗效率和更快的处理速度。每个单元由控制电流方向和电压的MOS晶体管，以及用于短暂充放电以存储数据的电容器（Capacitor）组成。

显然，单靠一个单元是无法存储所有数据的。因此，DRAM采用了将无数个单元以棋盘格形式排列的阵列（Array）结构。为了在阵列中存取特定的数据，需要精准地选择合适的单元并施加电压。为此，通过解码器（Decoder）指引，处理器可以快速找到DRAM中目标单元，从而实现高效运作。同时，为避免晶体管各部分接收同样电信号而引起干扰，需要用独立的线路进行连接。

在这一结构中，连接至源极并施加电压的线路被称为位线（Bit Line, BL），而连接至栅极并控制电压的线路则叫做字线（Word Line, WL）。同时，负责充放电的电容器则与漏极垂直连接。

早期的DRAM采用的是8F2 RCAT结构，即位线跨4格，字线跨2格，总面积为8F2（F代表最小特征尺寸）。由于在排列单元时，源极无法直接与字线连接，需要留白，因此每个单元实际占用了4格位线宽度。

这种8F2结构虽然简单，但位线和字线之间的留白导致很难进一步缩小单元面积，因此在提升存储密度方面存在限制。为了解决这个问题，自130纳米（nm）及以下制程起，业界引入了6F2 BCAT结构，将单元布局优化成位线3格、字线2格，大幅提升了单元密度。

然而，从6F2结构开始，尽管线路宽度被缩小到了10纳米级鸿岳资本配资，但随着物理极限的到来，出现了电流泄漏、信号干扰等问题，进一步缩小变得非常困难。可以说，平面上以棋盘格方式排列单元的极限已经到来。

要想更高效地利用有限的面积，唯一的办法就是将水平排列的单元竖起来，或像盖楼一样垂直堆叠单元阵列。其中，将单元竖起来、进一步减少面积的方法就是4F2结构，而直接垂直堆叠单元阵列的方法，则是3D DRAM。

4F2结构的关键，是把原本水平排列的源极、栅极、漏极转换为垂直结构。具体来说，在最下层设置连接位线的源极，源极上方布置连接字线的栅极，再往上依次堆叠漏极和电容器。通过将单元结构垂直堆叠，不仅可以显著减少电气干扰，还能使面积进一步缩小约三分之一。

简单总结下，传统DRAM单元阵列是源极、栅极、漏极（电容器）横向排列的，而4F2结构则是按顺序从下到上垂直堆叠。相比原来基于位线占用3格的结构，现在只需2格，自然能在相同面积内集成更多的单元，而这种4F2结构就是三星正在开发的垂直通道晶体管（VCT）DRAM和SK海力士的垂直栅极（VG）DRAM所采用的方向。

如果说4F2 DRAM是在保持位线和字线水平交叉的基础上，让晶体管变为垂直，那么3D DRAM则是直接让位线或字线之一竖直排列，同时将晶体管和原本垂直的电容器横向堆叠，一层层叠加。这种方式与3D NAND非常类似，就像盖高层公寓一样。不过，各家厂商在具体的3D DRAM结构和堆叠技术上存在差异。

此外，在4F2和3D DRAM中，还有一项重要技术，就是将控制电路（周边电路，如感应放大器、WL驱动器、解码器等）垂直堆叠。如果能把这些电路像堆积木一样叠加，芯片（Die）的面积可以进一步缩小。但这就需要将绘制有DRAM单元阵列的晶圆和绘制有控制电路的晶圆分开制作，再进行晶圆对晶圆（W2W）键合或混合键合（Hybrid Bonding）。

为什么业界会如此关注3D DRAM呢？原因也很简单，目前AI芯片市场主要用到的存储器就是高带宽存储器（HBM），但HBM有着物理限制，随着芯片不断堆叠，发热和功率效率问题愈发突出，因而行业内正在考虑基于3D DRAM重新设计下一代存储器结构。

不同厂商，竞争激烈

事实上，目前主要厂商都已投身于3D DRAM的开发。

去年，三星电子在美国每年举办的半导体专业学会“Memcon 2024”上，发布了基于“垂直通道晶体管（VCT）”技术的3D DRAM开发路线图。根据这份路线图，三星电子计划在今年内公开初期版本的3D DRAM，并在2030年前实现量产完善型3D DRAM。

而据韩媒近日的最新报道，三星半导体（DS）部门的管理层已制定了明确的VCT DRAM量产路线图，并正式启动相关工作。目前，三星正在量产第五代10纳米级DRAM，并计划在今年实现第六代产品的量产，在确定了明年开发第七代产品的时间表后，三星最终选择了VCT DRAM作为第八代产品的开发方向。

业界预计，最快在两到三年内，VCT DRAM的实物产品将面世，一位业内人士指出：“三星近期在单一DRAM产品上处于劣势，因此希望通过在未来技术上领先，以恢复其行业领先地位。”

相对应的，SK海力士和美光也正在加速3D DRAM的研发。

SK海力士去年在“VLSI 2024”大会上展示了5层堆叠3D DRAM原型，并宣布实现了56.1%的良率。其研究论文，指出实验中的3D DRAM显示出与目前使用的2D DRAM相似的特性，这是海力士首次披露其3D DRAM开发的具体数据和运行特性。

据了解，海力士还在研究将IGZO材料应用于3D DRAM，以解决带宽和延迟方面的挑战。IGZO是由铟、镓、氧化锌组成的金属氧化物材料，大致分为非晶质IGZO和晶化IGZO。其中，晶化IGZO是一种物理、化学稳定的材料，在半导体工艺过程中可保持均匀的结构，海力士研究的正是这种材料，其最大优势是其低待机功耗，这种特点适合要求长续航时间的DRAM芯晶体管，改善DRAM的刷新特性。

而大洋彼岸的美光也不甘落后，其在2019年就开始了3D DRAM的研究工作。截止2022年8月，美光已获得了30多项3D DRAM专利。相比之下，美光专利数量是三星和SK海力士这两家韩国芯片制造商的两三倍。

美光表示，3D DRAM正在被讨论作为继续扩展DRAM的下一步。为了实现3D DRAM，整个行业都在积极研究，从制造设备的开发、先进的ALD、选择性气相沉积、选择性蚀刻，再到架构的讨论。根据Yole资料，美光提交了与三星电子不同的3D DRAM专利申请，其方法是在不放置Cell的情况下改变晶体管和电容器的形状。

除此之外，美国的Neo Semiconductor也推出了一种名为3D X-DRAM的技术，旨在克服DRAM的容量限制。3D X-DRAM的单元阵列结构类似于3D NAND Flash，采用了FBC（无电容器浮体单元）技术，它可以通过添加层掩模形成垂直结构，从而实现高良率、低成本和显著的密度提升。

NEO 表示，单个3D X-AI芯片包含300层3D DRAM单元，容量为128GB，以及一层包含8,000 个神经元的神经电路。据估计，每个芯片可支持高达 10 TB/s 的 AI 处理吞吐量，使用 12 个 3D X-AI 芯片与 HBM 封装堆叠可实现 120 TB/s 的处理吞吐量，从而将性能提高 100 倍。

而回到国内来看，也已经有厂商在这一方面有所布局。包括长鑫存储，长江存储，也都被报道有相关布局。

北京君正也在这一方面有所布局，其在投资者问答中表示，目前3D DRAM已在研发阶段，争取今年能向客户提供样品，具体进度取决于实际研发情况。其指出，3D DRAM 方案的核心技术难点在于堆叠工艺，尤其是如何将两层、四层、六层乃至更高层次堆叠在一起。此外，设计公司还需要解决冗余性、修复机制、ECC 校验算法与主控芯片和算力芯片结合的问题，以及考虑到芯片尺寸较大带来的散热问题等工程要点。

值得一提的是，今年3月，中国台湾半导体研究中心宣布与旺宏电子合作，成功开发出新型3D DRAM雏形及结构。据了解，这一新型3D DRAM以2颗氧化铟镓锌（IGZO）电晶体串联而成，可将0与1的信号储存在2颗电晶体之间；这种无电容的新型结构设计，让内存尺寸变得更小，因而在进行3D堆叠时能更紧密，也消除电容造成读写速度慢及耗能高的缺点。

这一3D DRAM的技术重点是透过旺宏电子的Bit-Cost Scalable专利制程技术，先将多层内存的电流通道做垂直堆叠，再利用一次性的蚀刻，将内存单元阵列制作出来，大幅减少3D堆叠内存的制程步骤，节省制作时间、降低成本。

讲到这里，相信大家不难发现，相较于海外，国内的3D DRAM的需求正在迅速升温。

一方面，传统HBM已经受限，而3D DRAM通过新一代键合技术，能够在提供更高带宽的同时，进一步优化功耗表现，而另一方面，全球的存储厂商也普遍将3D DRAM视为突破带宽瓶颈的关键方向，不仅在大算力芯片领域，众多大型互联网公司也在积极布局应用，开始尝试在AI PC、手机终端、AIoT等新兴场景导入。

可以说，全球供应链格局和关税政策的变化，正在为国产DRAM打开更广阔的替代空间。3D DRAM不仅有望作为HBM的重要替代选项，更成为国产厂商自主创新的一扇窗口。

面对后HBM时代的竞争格局，国内DRAM企业正在通过技术推进，来探索下一代存储器技术的发展路径，力图在全球存储版图中赢得新的主动权。

半导体精品公众号推荐

专注半导体领域更多原创内容

关注全球半导体产业动向与趋势

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4024期内容，欢迎关注。

『半导体第一垂直媒体』

实时专业原创深度

公众号ID：icbank

喜欢我们的内容就点“在看”分享给小伙伴哦

51配资网提示：文章来自网络，不代表本站观点。